Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.


Betreff Autor Antworten Letzter Beitrag
PLL verwenden ice40HX8k Student 3
JTAG Isolator Xilinx Thomas_32 5
Max II Micro Kit und Max 3000A Karl M. 7
Lattice Diamond Library erzeugen pks 2
was ist hiervon zu halten? Lupo 12
Wieviel Strom darf ein unkonfigurierter Spartan 3AN ziehen? Steffen Hausinger 10
Hat jemand das Altera SoC Development Kit? Asbi 3
ChipScope mit Leon3-Architekture Stefan 0
Problems with booting Yocto Linux for Arrow SoC kit Nils Hering 0
Opal Kelly XEM 6310 - clock access ohne PLL sdsdfg 6
ERROR:NgdBuild:604 Incanus 4
Quartus SignalTap Inhalt Register R. K. 4
Problem mit For-Schleife in Verilog Oliver P. 2
FPGA Resource Verbrauch optimieren- bitte um Hilfe Tomy 9
Xilinx speed grade swap P. K. 3
Cypress PSOC5 Abhängigkeiten FPGA - uC Holger 2
Verständnisfragen zur Sinusausgabe mit PWM von Lothar Miller Stefan Marxsen 5
asynchronen reset automatisieren Karl 13
Power-Up Level bei Arrays R. K. 2
Partitionierung der Chipfläche auf RTL Level Norbert 13
CPLD Clock Eingänge Karl M. 7
EmbDev.net Project Navigator ISE siwar dammak 5
FT2232H Synchronous FIFO Mode T. F. 8
Dual Port RAM mit unterschiedlicher Wortbreite Michael 14
EmbDev.net SD card picture to VGA screen Tom B 17
Arbeitsspeicher beim compilieren Heinz 10
ISE HW-SW-Cosimulation Spartan 6 Incanus 6
FTDI FT232H/UM232H über USB an PC Johannes Miersch 31
VHDL Komponenten Jan 1
VHDL: "Incompatible arrays" Rüdiger Knörig 3
VHDL Coolrunner Delay line wird wegoptimiert trotz keep TickTack 9
Xilinx MIG : DQS[0][1] vom MIG aber DQS und UDQ am RAM Marko 3
CLK Durchschleifen Ramon F. 13
Wishbone Bus Einführung Vendetta 13
USB-Blaster DE2 Probleme & I2C Core Programm Fehler oder Sensor kaputt? No Y. 2
SPI Master von Opencores pks 2
EmbDev.net seperate high speed rules for HDL? Taylor McCall 3
Pacman auf Altera DE0-Board Thomas S. 2
Xilinx ISE BRAM overmapped René D. 27
Takt sieht schlimm aus - FPGA-Eingang optimieren? high tec ing 93
Simpler Avaloon Slave Günter (dl4mea) 2
Xilinx Coolrunner 2 Andreas 5
Leonardo TCL Script Andreas 2
Altera DE0 nano Starterkit GPIO expansion headers Alex Xxx 3
Spannungsversorgung 2 FPGA auf einer Platine Fabian -leuchte1 2
zertifizierter Code-Generator für FPGA Entwurf? M. V. 24
EmbDev.net Problem about DCM phase alignment ZHEN SU 1
Clock dedicated Route - Pinalternativen rausfinden D. S. 3
Spartan 6, dem DCM-Ausgang auf die Finger geschaut Duke Scarring 20
EmbDev.net 32 bits data_in and CRC7 VHDL code (*Urgent) Christopher Ang 3
Standardwerk für Verilog? Pede Eff 7