Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

Announcement: there is an English version of this forum on EmbDev.net. Posts you create there will be displayed on Mikrocontroller.net and EmbDev.net.
Betreff Autor Antworten Letzter Beitrag
Hohe Datenraten bei niedrigem Takt mit FPGA Icke_Wa 10
EmbDev.net help: make the clock divider twice as fast or 2 Hz. johnsa 7
PLL input clock zu klein Andi M. 11
Clock MUX - Steuersignal wird als MRAM-Signal angesehen Rolf S. 1
SPI Clock Eingang Andreas Richter 3
Wozu Taktdomänen? gasst 1
Clocking Wizard deutsche Erklärung? rub 9
System Generator Differential Clock Ele 1
VHDL Beispiel mit dem IP Clocking Wizard mike 7
64MHz Takt in Modelsim erzeugen? Günter (dl4mea) 20
clock-Zähler im Grafikdesign von Quartus peter 7
Verschiedene Takte zum Arbeiten. peter 2
sauberes clock domain crossing für unidirektionales IF Andi 8
Zwei Clockdomains, ein Signal. GS 6
2 Phasen Takt, Wegimpulsverzögerung s.w. 52
Taktverzögerung durch Input Delay Oliver P. 2
Doppel D-FlipFlop zur Synchronisation von 2 Takt domänen Henry D. 6
Clock verdoppeln Mikse 3
EmbDev.net Verilog clock divider 50 MHz to 1 MHz Daniel 6
Xilinx Spartan 3 Konfiguration ohne angeschlossene Clock? Spice 3
Lattice Diamond: A user-defined clock should be defined Steffen 16
Round Robin Arbiter - Ein Takt Markus 8
Clock Domain Crossing schnell zu sehr langsam Sarah 9
clock Generierung aus PWM Signal Alex 10
Clock_Wizard - Verzögerter Ausgangstakt? FPGA_Gast 4
Clock Signal ohne Clock net Daniel R. 4
Was muss ich bitte bei "clock" ändern, es kommt eine Fehlermeldung. peter 11
Erzeugen hochfrequenter sychroner Taktsignale Barni2k7 21
Lattice: Wann ist ein Signal (Takt) auch ein Clock? Sebastian 5
FPGA mit geringer Taktfrequenz takten Analogi 22
Clock Multiplexer für PICO Design MicroController-Ingenieur 5
Korrekte Beschaltung bei Taktausgabe MicroController-Ingenieur 4
sdc-File: Clocks werden erkannt, dann aber doch nicht. Matthias 0
Clock-Signallaufzeit Daniel R. 7
Vivado Clocking Wizard Problem Kampi 6
Taktumschaltung für 6 Takte Paul Baumann 10
Error in Xilinx EDK -> CLOCK_DEDICATED_ROUTE = FALSE VHDLUser 23
Maximale Taktfrequenz bei Spartan 3e Andi P. 12
locked 2 FPGA - Clocks gewaltsam synchronisieren Der Retter der Nation 14
EmbDev.net Trying to divide 100Mhz clock to 25Mhz for VGA Darren Rodriguez 8
Taktsynchroner Zustandsautomat (Problem mit zeitbedingtem Zustandwechsel) Justus Jonas 3
S3 Eingangsfrequenz zu klein - wie Takt erhöhen? Technicker 1
byzantinische Takterzeugung Experte 11
Differentieller Clock_output über SerDes I/O Chris 6
Constraint - Verzögerung zwischen DCM Clock und PAD oder DCM Clock und Data Eingang Gustl B. 2
Lauflicht - Takt/Geschwindigkeit erhöhen? Tom K. 1
Spartan 3 taktamplitude Ramon F. 4
EmbDev.net dividing clock Bilel 13
Clockfrequenz wechseln --> ModelSimError? Fellap 6
ISE14.7 CLOCK Wisard René D. 4
Befehl in zwei Takten Ausführen Yaro 7