FPGA, VHDL & Co.

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Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

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Lattice Xilinx Altera/Intel FPGA VHDL Taktung
Betreff Autor Antw. Letzter Beitrag
XEmacs Makefile erzeugen Philip 0
Shift Reg das mehr als ein Bit shiftet Matze 9
Array Problem Günther 1
"IP Core" für MDIO Interface Peter K. 8
textio - line als index für array verwenden Alex 4
Xilinx ISE 14.4 3s250e.nph gesucht Matthias P. 8
steigende und fallende flanken René 11
Instantiating signals from the ARCHITECTURE in the test bench EN FC LOPEZ 9
Testbench via .txt Datei parametrieren - erneutes compilieren überflüssig? Alex 8
Mehrere asynchrone serielle Daten einlesen Achim 1
std_logic_vector to unsigned/signed conversion EN Gabriel Lozano 5
grosses MUX mit loop erzeugen Juergen 2
opencore TRI MAC auf Spartan 6 xilinx6 6
Umwandlung array zu std_logic_vector Jannis N. 2
Clockpin Spartan6 G.A. 6
Testbench Counter Anfänger Jim_36 5
Bit anordnung to und downto Thomas 5
Leer/Reset-Config für Stratix III P. K. 6
function außerhalb package definieren gustav 2
benutzerdefinierten Datentyp, einer anderen Komponente übergeben array 1
VHDL - Program simulieren Joachim 5
profibus auf fpga maximum 0
Pins vertausch um Layout zu vereinfachen? (DDR Speicher) Tüddel 12
FPGA Boards mit 2 Ethernet Anschlüssen ? Hans-werner M. 13
represent signal & type does not match integer literal Polo 12
SPI Master Configuration Interface für iCE 40 (Lattice) Bernd G. 8
Funktionen mehr fach benutzen Marco 3
Pin-Timing Frage Jens Langecker 6
Clock-Pin bei Cyclone 4 bzw. DE0-nano? Peter Fragiz 5
Verilog in VHDL Aliandro Mrz 7
Wie werden die RAM Blöcke synthetisiert Kinuflu 6
Vom Sensor zum VHDL Board (D0-Board) Aliandro Mrz 19
FIR Filter Compiler Andreas K. 18
[Anfängerfrage] Sind auch mehrere (verschiedene) Instanzen einer Komponente möglich? MuePlus 7
Betrieb von PS/2 Geräten am FPGA mit Miller-VHDL Norbert 12
Array mit generate füllen lassen Ralf 10
SignalTap2(quartus 12.1 web edition) talkback-install immer wieder automatisch deaktiviert Tomy 3
ISE-Projekte vergleichen zum Fehlerfinden Jens Langecker 8
mehrere Eingänge auf Array Günther 7
(signal1 downto signal2) - geht das doch irgendwie? fpga_student 5
Translate ERROR:NgdBuild:770; BUFG / IBUFG in series; Walter W. 2
Code Patata VHDL VERILOG EDITOR Holger Harten 7
GAL lässt sich nicht schreiben Malte Struebert 15
Frage zu Enumerations Didi 5
Spartan 6 und DDR2-RAM auf SP601 schrammler 12
Top Entity--D flip flop and Counter EN Fahim Khan 2
negative Zahlen zu einer Range-Angabe verrechnen Ralf 3
Daisy-chainable communication EN Schnitzgi 9
Variabler Verilog FIFO Karl Karlsen 3
Xilinx Webpack keine IP cores? xilinxnoob 4
FT2232H in FT245 FIFO Mode - kein Burst möglich Thomas L. 24