Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

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VHDL process: letzte Zuweisung immer gültig? Sebastian 7
TXD bricht nach 75 min ab Felix 13
EmbDev.net for loop in verilog code nelson george 20
einen Process simulieren? Sebastian 9
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Unsigned mit Offset zu 2 Compl VHDL FPGA 8
Verbinden Xilinx Zynq 7000 mit einem externen µC Andre 14
Welcher FPGA für den Einstieg mit VHDL? René F. 35
Multiplizieren 2 bit fehlen beim Target Peter 5
Mojo von Alchitry Carl 19
EmbDev.net Verilog: # Error loading design Vasily D. 1
EmbDev.net Can anyone help me to solve this verilog(beginner) question or suggest me any source for solving Omar K. 1
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Zähler: Variationen im process Maximilian L. 6
1 ADC, LVDS auf zwei Bänke verteilen Gustl B. 4
Kubikwurzel bilden BiBi 45
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Block Memory mit coe-Datei neu erzeugen via Command Line egon 9
Minimierung von Schaltfunktionen, verwendete Gattertypen Michael 11
EPROM-Umschalter beim DPMA registriert. Andreas 11
Ältestes "FPGA"? Burkhard K. 16
EmbDev.net beginner question on gate level d flip flop simulation Jimmy Z. 1
Rumgefragt: Verwendung 'reiner' FPGA's heute (2020) Fpgakuechle K. 33
Simple 3D-GPU in FPGA nachbauen möglich ? Ernst 20
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EmbDev.net Synthesis: Mix of sync and async assignments to register if else what when 5
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EmbDev.net Determining trace delay for input delay constraints Timing violation 13
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EmbDev.net How powerful is Verilog at using parameters to specify designs? Kevin S. 0
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FPGA, µC und co. Home Office und Remote Programming Lerner123 12
Skew von zusammengeschaltenen FlipFlops ermitteln derfragestellerlol 1
Hier hat der Praktikant das Bild beschriftet Gustl B. 28
Timing Optimierung bei einem Schieberegister Peter 9
EmbDev.net Error in Loading Design NAZMUL HASAN 1
Range Expression Problem Max 12
EmbDev.net Input/feedback regarding desing using statemachine (VHDL) Lu F. 3