Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.


Betreff Autor Antworten Letzter Beitrag
emacs in kombination mit modelsim Thomas 5
Reset für Anfänger Nik Nn 4
Ram im FPGA (BlockRam, FlipFlops, etc ) Nik Nn 8
Xilinx ISE: Instantiating black box module hhanff 6
Fehler im VHDL Code Kurz 5
Logikaufwand berechnen mit ModelSim SE? Philipp Donner 6
Spartan3e SK & DDR RAM Joerg B 6
10 Gigabit Transceiver Daniel Krause 3
Spartan 3e: Anfägerhilfe bei Flashspeicherung Fabs 4
Device dem ISE hinzufügen Hans 2
Problem mit I/O Ports HB 12
Immer noch Kompaktblitz Christian Peters 28
Modelsim SE 61.e mss 8
String in std_logic_vector tranformieren Klaus S. 13
FPGA-Einsteigerboard Julian 10
günstiger FPGA unter 2 Euro Michael 7
2 Clocks im Schieberegister Maik Ritter 24
GAL - welches file bzw format? Daniel R. 5
Teil eines Signals dynamisch auswählen (VHDL) Harald 27
Speichern der BIT-Datei in BlockRAM in Spartan-3 Salih Bayar 5
CPUs im FPGA als Spielecomputer uli 6
Suche kleines CPLD/FPGA mit ca 5000 Gatter und 8 I/O Benedikt Sauter 6
Welcher Strom steuert der FPGA Spartan 3 von Tren Rony 2
Programmierung eines Zustandsautomaten MARK 2
Wie erzeugt man mit ise aus schematic eine Netzliste? Otto Richter 1
Verständnisproblem bei Moore automat codierung Robert 13
Mein erstes XILINX-Programm, Fehlermeldung, jetzt mit Anhng Otto Richter 3
I2C core von open cores nutzen? Robert 2
Prozess und Wait Jan 10
Anfängerfrage zu Register in VHDL Der Deimos 8
Digilent's Zusatzmodule fürs S3E-Board? Techniker 4
Fifo mit independent clock Manuel Kampert 4
Gal6002B JEDEC fuer GalBlast erzeugen Peter M. 0
DDR SDRAM Sebastian 14
Resetzustand der Pins festlegen Dietmar 7
VHDL vs Schematic Chiller 9
Signale ohne Clock-Leitung latchen Artur 2
ISE Simulator Daten Manuel Kampert 1
Resetleitung von einem Mikrocontroller Gast 12
FSM mit taktflankengesteuerten Zustandsübergängen MARK 6
spartan 3 lässt sich nur einmal configurieren Alexander B. 5
Xilinx: Pipelined Multiplier mit > 18 Bit und BlockMults Stefan Hanke 1
Xilinx ISE: Taktfrequenzangabe nach der Synthese Andreas S. 6
Schleifen untile oder while Bernd 12
LVDS - PULLUP / PULLDOWN Jan 8
Wie sieht der optimale PC für FPGA-Design aus? der andere 25
Xilinx: ändern von BlockRAMs im Bitstream (data2mem) Andreas S. 8
Micrblaze Prozessorsystem managen Martin 5
Cyclone ohne Konfiguration wird heiß Johnsn 4
Der UCF-Standard Martin 12
Verständnisfrage Thomas 7