Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

Betreff Autor Antworten Letzter Beitrag
Xilinx Systemgenerator + Spartan 6 + Cordic 4.0 mit 250Mhz Tobi 6
Signal Delay Altera Cyclone 4 Johannes T. 8
Parallel/Seriel Wandler, mit Convertierung von BIT_VERTOR zu STD_LOGIC idas 7
VHDL programieren mit Android etech 11
Xilinx System Generator und die Latenz Joul 7
Fehler ohne Fehler ausgabe bei alzium Stephan 6
Ausgangstreiber für FPGA Daniel G. 7
Wert der Pull-Up- bzw. Pull-Down-Widerstände Hans 2
Latch statt Multiplexer? TM 3
Xilinx Synthese optimiert Fehlfunktion in Schaltung hinein! Early Bird 8
Component Deklaration in Package Freddy 8
CPLD Pin in XILINX ISE für Verwendung sperren Ralph H. 7
VHDL InOut Ports Hubert 9
In Modelsim Hexwert suchen Lassmiranda Densiwillja 2
Asteroids auf fpgaarcade.com Asteroids 6
CPLD-Einstieg: Frequenzteiler für PLL realisierbar? Michael Born 25
Befehl für keine Signalzuweisung Helmut 6
FPGA Board für Anfänger gesucht GS 9
Quartus II Signale verbinden Stefan K. 1
simpler SPI Slave Problem Fire Eagle 10
Programmierung Altera EPM5130JC Torsten baumann 8
Detailbetrachtungen zur Metastabilität FPGA-Pongo 49
Suche Xilinx CPLD mit mind. 21 I/O im DIL Ralph H. 15
CPLD StarterKit aus dem Shop marco 3
EA DOG-M initialisieren Florian Z. 21
Arithmetische Operationen mit to_integer() durchführen Mac 4
Code Reuse von VHDL Modulen Freddy 11
MAX(integer, integer)? P. K. 2
NiosII Manuell aufsetzen Stefan E. 28
Spartan-6 mit einem Controller konfigurieren Ernst Heini 9
Fehlermeldung ISE R. F. 34
VHDL Zustandsbestimmung nach Startup Stefan 12
Warum läuft die Simulation nicht? Student 15
Summe von 32 Arrayelemente Jad A. 5
Verilog: Verhalten zwischen begin und end Marc85 5
RS232->USB. Signale werden gespiegelt und umgedreht und nicht nur. GS 1
Flow Simulation mit Lattice Diamond 2 und Active-HDL 9.1 LatticeAnfänger 3
Problem mit tristate Bus Regentropfen 6
Sehr schnelle Datenverbindung zwischen FPGA und PC Torsten 48
XILINX XC2C128 read protect umgehen. Wie? FTX81 FTX81 16
Ram - Core Generator - k(aum)eine Verbindung Edgar C. 16
[Anfänger] FPGA I/O und Breadboard Spannungsversorgung Bernd Olsen 7
Xilinx Impact schließt sich dauernd Mikeii 16
Zustand der I/O-Zellen im BYPASS mode Hans 4
Layout-Programm f. FPGA in der Ausbildung/Hobby Fritz Jaeger 13
USB Typewriter Sara 1
LCD in VHDL schwierig? habichvergessen 11
Was macht dieses Programm - VHDL? Chris 1
warum brauchen wir microblaze zu erfüllen? Ali 4
einfacher Takteiler, Zustand x synthese 4
VHDL Desing in Schematic verwenden? Felix L. 5