FPGA, VHDL & Co.

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Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

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Lattice Xilinx Altera/Intel FPGA VHDL Taktung
Betreff Autor Antw. Letzter Beitrag
BASYS 2 Implementation EN Nirav Bhatt 2
UART in FPGA for receiver EN rushin 27
Timer, Ampelsteuerung Bernd Holzer 2
Verwendung der Lattice SSPI-C-Sourcen Stofferl 3
Problem of Rom & sensitivity list EN Ed Hut 15
Anfänger: Bitte um Empfehlung für erste Schaltung (MAX 3000A?) Matthias Melcher 11
Zuweisung eines einzelnen slv-Elements funktioniert inklusive den cast-Anweisungen nicht Michi 5
zwei async CLK multiplexen Marc M. 15
VHDL : signal goes to zero when looping on a state EN Ed Hut 11
Verständnisfrage zu Clk Buffern & Clk Netzen im FPGA Hans 7
Vivado Warnung, "Sequential element unused" warum tritt sie auf? Matze 13
Synchronizing reset signal used as a combinational logic EN Robert 3
Altera: USB-Blaster Treiber unter Windows 7 Michael N. 2
16bit synchronous counter EN Ber 25 7
upcounter with enable signal for one clock cycle EN felix89 6
Clock port and any other port of a register should not be driven by the same signal source EN Robert 3
Verilog zu DNA Daniel A. 6
preiswerten Baustein gesucht, der viele IOs treiben kann FPGA-user 9
Simulationsprobleme mit ModelSim Robert Malle 2
VHDL Struktur Kaskadieren mit Generic Alexx 8
PLL input clock switch, timing violation P. K. 7
Vivado mehr Info entlocken René D. 3
VHDL UART testbench that send/receive to/from a software on the Windows EN Mostafa Semofa 8
User Code / FPGA ID bei Vivado Vivado User 1
Dual Clock FIFO, wie Reset richtig verbinden? VHDL, Atrix7, Vivado Matze 7
Implementierung einer fertigen Struktur Bit Sq 9
VHDL Button Debouncing EN Matt 18
FIR Filter - mit 1 Koeffizient - Nicht erwartetes Signal Huber Wegner 7
Verständnisfrage zu State Maschines Tom89 4
Xilinx Artix 7 oder Altera Cyclone V Albert G 23
Altera Quartus Design Assistant Critical Warnings EN Robert 1
Addition mit Carry Duke Scarring 6
SPI neu syncronisieren / regenerieren Fabian -leuchte1 10
Flip Flop in ein IOB setzen --> Landet es im Eingangspad oder Ausgangspad?! Hans 3
PLL - Phase Locked Loop KIKOKA 36
WS2812B mit FPGA Mathias 6
Schon jemand mit dem Artix 7 gearbeitet? Christian R. 13
Soundkarte für FPGA-Experimente nutzen. laborwesen 10
modified booth encoder EN Pavithra Kodada 7
FPGA Frequency Divider EN _Jaiko 007 2
Dual processor Microblaze EN Ramzi Hmaidi 0
Incorrect reset in verilog EN Z. W. 3
clock forwarding, Spartan6 Daniel M. 20
Verifikationsumbegung Tester 8
18 bit Multiplizierer Michael N. 11
DDR3-Controller Problem Xilinx Markus Frisch 4
Vivado-Geraffel Markus Frisch 14
Log10 auf FPGA Alex 6
Vhdl file reading: reading integer(varying length) and converting to std_logic_vector EN felix89 1
PLLs unter Vivado in VHDL erzeugen oder konvertieren Hocko79 5
VGA Versuch - Problem beim Simulieren Samuel J. 21