FPGA, VHDL & Co.

Neuer Beitrag

Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

In diesem Forum werden englischsprachige Beiträge von EmbDev.net eingeblendet (Info). Englischsprachige Beiträge ausblenden
Betreff Autor Antw. Letzter Beitrag
ieee_proposed library ISE_Designer 2
Beginner FPGA Board ALINX AX309 Thomas W. 12
VHDL-SPI implementierung VHDL-Frage 26
Viviado braucht ewig zum synthetisieren Vivado 15
Neural Network on Xilinx Virtex 5 EN Electronics_hobbyist E. 9
4 bit ALU variable name question EN Andrew M. 1
VHDL (GHDL): can't have multiple entities in file? Gesperrt EN Edmund 15
SystemVerilog '(| a[x:0)' - was macht das '|'? Markus F. 7
Cortex M1 aus ARMs DesignStartFPGA Mampf F. 7
Minimales Ethernetpaket Klaus 14
Zybo-Z7-10 ausreichend? ZYNQ Rusty 3
Servomotor. PWM and VHDL EN Soko Loko 12
Manual Clock EN Aldemaro G. 0
Worst Negative Slack Vivado Gustl B. 22
Vivado 2018.3 xpm_cdc Gustl B. 2
Interface auf mehrere Banken vom FPGA verteilt routen?! Yafes61 8
Quartus 18.0 Student 4
Xilinx Built-in FIFO Gustl B. 17
Laser-FPGA-Entfernungsmesser-Bastelarbeit - Blödsinn? Friedemann F. 41
Comments on: Beitrag "Re: Erfahrung mit SPI Slave und Spartan 6 FPGA?" EN SparkyT 6
Implementierungsfrage VHDL Mampf F. 69
datasheet xilinx spartan-7 arty-s7 7
Altera PLL-Reconfig Core Mampf F. 5
Digilent-Kennung mittels Vivado verwenden Andreas S. 2
Vivado/SoC-Anfängerfrage: Wann Block-Design-Modul, wann normale Instanziierung? Emil G. 1
Ressourcenverbrauch modulweise Martin O. 4
Hilfe zu Implementierung von I2S Interface in VHDL Waldi3141 27
multi-cycle aber nicht für einen path sondern ein signal angeben Gustl B. 10
2 Dimensionales Feld von Konstanten werten mittels verilog verilog_2dim 3
LED-Blink VHDL hans 8
Vhdl time window EN Luca M. 15
fifo mit eigenen takt clocksyn 4
Clock Constraints in cilinx vivado vivado_clk 6
Unterschied Beschreibung cpld und fpga Hopp Hobby 30
VHDL: Array mit verschiedenen Datentypen Alexander 3
1.8V Oszillator an 1.35V Pin tripley 9
Xilinx ODDR für interne Logic verwenden Felix 9
DE0 Nano flashen fpga 3
Lattice MachXO2/3/ICE vs. Spartan-3? Jung 10
Lattice ispVM System USB Treiber unter W10 J. V. 1
Multicycle-Path Quartus Mampf F. 14
Bitfolge getriggert ausgeben Mark W. 17
FPGA_modul kostet weniger als FPGA? fpga-krams 13
Was machen mit zwei halben Bänken? Gustl B. 7
Timingprobleme, welche Constraints benötige ich? Gustl B. 17
VHDL output signal in hexadecimal instead of binary EN Guest 3
FIFO MEMORY VHDL EN Patryk S. 17
rechnen mit unsigned Batzi 27
Duty and phase control clock divider EN Greg W. 2
cobverting 64 bit to 32 bit. EN slim_pga 6
WinCUPL, WinSim, SR-FlipFlop Falk S. 6